⑴ 芯片公司中，数字后端术语_d，pr，pv的区别是什么
pd：physical design后端设；pr：placement and routing布局布线；pv：process verification小批量过程验证。PV即物理验证。这部分主要涉及DRC，LVS和ERC检查。这部分也是数字后端工程师必须要熟练掌握的。block level的drc&lvs，我相信工作一两年的小伙伴们都能搞定。一个优秀的数字后端工程师还需要能够较快无误地完成LVS工作。物理验证也是tape out前的一项重要事项。如果物理验证有错，那芯片生产就会失败。在布局布线工具中，软件只能检查到金属层上的物理违反，而真正的物理验证需要检查到器件底层（base layer）。因此，物理验证需要将金属层和底层金属合并到一起，进行全芯片的drc检查。同时，还需要做全芯片的LVS（版图与原理图一致性检查），ERC（电气规则检查）。确保芯片没有任何物理设计规则违反。物理验证一般在mentor公司的calibre中进行，是业界标准的物理验证工具。 布局布线（PD）：布局布线是数字后端中占比最大的工作，主要负责netlist到GDSII的转化过程，步骤包括Floorplan，Place，CTS，Optimize，Route，ECO等，确保自己负责的模块满足时序还有物理制造的要求。同时，需要协同其他工程师，及时提供他们需要的文件，比如def、 spef、网表等，是数字后端中最核心的工作。布局布线对工具的依赖程度较强，而且工具操作相对来说较为复杂。业界较为常用的是cadence的Innovus软件和Synopsys的ICC，掌握这两大工具的使用需要花费一定的时间。拓展资料：1.功耗分析（PA）：功耗分析也是芯片signoff的重要一大块，随着现在芯片的规模越来越大，功耗在芯片的中的地位也越来越高。功耗分析的两大任务是分析IR drop（电压降）和EM（电迁移），及时将结果反馈给布局布线任务组，让他们及时修改后端设计图，解决设计中潜在的问题。
⑵ 投资机构IC流程是什么
流程如下：第一阶段、设计准备1. 需求分析：市场调研，同功能芯片功能比较。2. 定架构：选择合适的CPU、总线类型、各类型IP（RAM、ROM、EEPROM、EFUSE、晶振、PLL）、接口（I2C、spi、uart、Jtag、swd）、 协议、算法、看门狗、定时器、中断、时钟复位管理、电源管理、 模拟电路（电源电压、ADC、charge pump、FET）。 3. 撰写文档：总体描述功能，画出系统架构、系统状态跳转图，详细描述各个模块功能、寄存器，给出功能设计图、时序图。第二阶段、方案实施 1. 代码实现：根据以上设计准备阶段指定的设计方案 ，工程师在规定的时间内完成代码实现。 在实现过程中，要考虑：面积、速度、clock gating、CDC、latch等设计要点。 2. 功能前仿：在完成代码实现之前和过程中，验证工程师根据设计方案中每一个功能点写出验证case，并统计覆盖率，保证代码里的branch、line toggle、FSM等都有覆盖到。第三阶段、时序分析 1、综合：在完成代码实现和功能仿真后，根据设计方案，制定时序约束文件，综合工具依据时序约束文件生 2、等效检查：利用等效工具，比较RTL代码和综合生成的网表，检查两者一致。 3、静态时序分析：第四阶段：布局布线 1、网表、库文件：完成第三阶段后，向Layout house提供网表和功能实现过程中用到的库文件，其包括： a. 工艺PDK b. stdcell库数据（lef、lib、cdl、gds） c. 验证规则文件（drc、ant、lvs） d. QRC techfile、nxtgrd e. 网表和SDC 同时，还要提供block形状、面积、PIN坐标。 2、功能后仿：提供上述文件后，layout house将进行PR，生成带延时信息的网表和各种Corner的SDF文件。在拿到网表后，需要使用网表进行功能 一致性检查、静态时序分析，并检查spare gate是否被加入到网表里面。 然后利用这个网表和sdf文件，进行功能后仿（测试用例使用之前功能前仿时的case）。 如果发现时序违例，就要分析违例原因。根据违例原因类型，可以采取修改部分代码、ECO、PR修复等方式来解决违例。 如果需要修改代码或者ECO，在修改完后，需要重复第三阶段过程，并将综合的网表再次提供给layout house，layout house返回网表和SDF后，重复上述检查和仿真；如果进行PR修复，那就是直接由layout house进行修改，layout house返回网表和SDF后，重复上述检查和仿真。 3、等效检查：在拿到网表后，要做formality，将PR后的网表跟RTL进行等效比对，检查设计是否一致。 4、时序检查：使用PR后layout house 提供的 网表、spef 文件，以及sdc，重新跑一次post pt。注意要在sdc 里 加上： set_propagated_clock [all_clocks] 同时，注释掉set_ideal_network。然后分析时序报告，如果跟PR提供的时序报告结果不一致，要搞清楚差异在哪里，时序违例要清干净。第五阶段：signoff 1、review：当上述步骤完成后，还要召集相关designer一起review，确保所有设计都是正确无误的。 a. 确认所有功能都与设计方案一致。 b. 确认所有功能点都有仿真激励覆盖到。 c. 确认所有IP的GDS、PIN连接、电源供电、时序关系。 d. 确认D2A、A2D端口的名称、方向、位宽。 只有上述几项都确认无误，最后才能tapeout。
⑶ spef.sys、splo.sys是什么文件
可能有相关的病毒文件哦。要彻底查杀。不再中毒的好办法请看我的空间。
⑷ .dll格式的文件用什么软件打开(除了记事本)
愿我的答案 能够解决您的烦忧DLL文件是自动读取的啊亲，这个可是自己打不开的，所以哥们你就别想了，打开就是一堆变成数据也没这个必要啊哥们如果你电脑有DLL文件缺失的问题可以通过腾讯电脑管家电脑诊所-里面的DLL丢失-来修复一键式操作特别简单如果您对我的答案不满意，可以继续追问或者提出宝贵意见，谢谢
⑸ PT分析版图后时序时用spef文件好还是用sdf文件分析好
SDF是计算好的pin to pin的 delay值 (according to SPEF or other parasitic files)SPEF是 每一条net上的寄生参数（RC parasitic）。如果只是分析STA，也就是timing收敛，那么SDF是够的。如果是分析Noise的时候, 除了需要知道driving cell 的强弱, 也需要知道每一条net上面的loading，而SDF只有一个delay值 所以信息是不够的
