㈠ protel99se的网络表文件有什么用
网络表文件作用很大，可以自动布线或者布完电路板之后自动校对原理图，帮助你找出错误的地方。
这款最新高端版本Altium Designer 6.除了全面继承包括99SE，Protel2004在内的先前一系列版本的功能和优点以外，还增加了许多改进和很多高端功能。
Altium Designer 6.0拓宽了板级设计的传统界限，全面集成了FPGA设计功能和SOPC设计实现功能，从而允许工程师能将系统设计中的FPGA与PCB设计以及嵌入式设计集成在一起。
(1)什么是网表文件扩展阅读：
它工作在WINDOWS95环境下，是个完整的板级全方位电子设计系统，它包含了电路原理图绘制、模拟电路与数字电路混合信号仿真、多层印制电路板设计（包含印制电路板自动布线）、可编程逻辑器件设计、图表生成、电子表格生成、支持宏操作等功能。
并具有Client/Server（客户/服务器）体系结构，同时还兼容一些其它设计软件的文件格式，如ORCAD，PSPICE，EXCEL等，其多层印制线路板的自动布线可实现高密度PCB的100%布通率。在国内PROTEL软件较易买到。
㈡ 网络表有何用途，如何生成及载入网络表文件
<<1>>网络表是电路图和PCB之间的连接桥梁，是生成PCB文件的基本依据。<<2>>Protel电路图生成的PCB在计算机看起来是完全正确的，但是很可能不满足我们的需要。换句话说就是，在你看来没有问题的SCH文件，生成的NET很可能不是我们需要的，有时候，看起来连接的元件，在PCB里面却没有连接，甚至丢失元件或封装。所以有必要了解网络表文件的结构，并能手工修改简单的参数。<<3>>网络表的结构：下面是一个简单的Protel99SE的网络表的例子。[C1RB.2/.422][C2RAD0.20.1][C3RB.2/.4100][D1DIODE0.4LED5PR][JP1HDR1X2HEADER 2][R1AXIAL0.4820K][R2AXIAL0.4100][R3AXIAL0.4220K][U1DIP-8NE555D(8)](NetC1_2C1-2C2-2C3-2D1-KJP1-2U1-1)(NetC2_1C2-1U1-5)(NetR1_1C3-1JP1-1R1-1U1-4U1-8)(NetR1_2R1-2R3-1U1-7)(NetR2_2D1-AR2-2)(NetR3_2C1-1R3-2U1-2U1-6)(NetU1_3R2-1U1-3)从结构上看，网络表分为两部分，前面部分是元件说明部分，后面部分是网络构建部分。例如：[C1RB.2/.422]是说元件C1，封装是RB.2/.4，说明是22，我这里是用说明标注容量用，既22微法。“]”前的三个空行是系统默认的。在网络构建部分，是如下格式：(NetC1_2C1-2C2-2C3-2D1-KJP1-2U1-1)他说明了构建了网络NetC1_2（其实就是用元件C1的2号焊盘作为网络标号）。该网络包含的焊盘是C1-2、C2-2……U1-1。<<4>>使用Protel99SE时常见的网络表“事故”及对策。由于存在BUG，Protel99在正常操作下都有可能在NET文件上出错，主要表现在以下几个方面：1.丢失元件原因：在SCH文件中，元件没有写封装或者没有分配流水号。对策：检查对应的元件是否没有写封装或者没有分配流水号。2.封装报错原因：分两种，其一是Footpoint Not Found，主要是写错了元件封装或者是在PCB环境下没有加载该封装所在的库。其二是在Load NET时候报告Nod Not Found，这是由于SCH文件的管脚编号和封装文件的焊盘标号没有对应，举个例子，在默认的SCH库和PCB库中，二极管（DIODE）的管脚标号和焊盘标号分别是“1”、“2”和“A”、“K”，这样在加载的时候，Protel就找不到该结点。对策：核对该元件引脚标号和封装的焊盘标号是否相匹配，察看电路图元件的引脚标号方法是：元件上双击——选中Hidden Pin…复选框，标号就显示出来了。在PCB里，焊盘的标号可以放置一个元件在空白的PCB文件上，放大，标号就写在焊盘中心，或者双击焊盘，在其属性里也可以看见。请记住一个基本观点：Protel99只认识网络标号，他所做的核心工作仅仅是将元件管脚和对应的焊盘连接在相^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^应的网络，其他什么都不管！^^^^^^^^^^^^^^^^^^^^^^^^3.丢失连接原因：SCH文件中的连线交叉点画在了元件引脚的末端，这是Protel的一个BUG，当交叉点，甚至包括网络标号“Net Lab”放在元件引脚的末端的时候，可能造成不可靠的连接。对策：在话交叉点的时候，在元件脚的上面再画一格的引脚，既“-*-”的样子，左边的是导线右边的是元件引脚，和一根竖直（文本上画起来不方便，没画）的导线做十字交叉连接。对网络标号，特别是总线也可以这样处理，将网络标号吸附在该段延长的导线上。<<5>>Update PCB中出现的BUG及对策虽然Protel99提供了Update PCB功能，使得我们在设计上得到了一点方便，但是该功能是经常出错的，表现在如下几点：1.在Update PCB后，错误删除了部分网络、焊盘或元件。对策：在Update前，预览其改动“Preview Change”，将报告中没有必要修改的项目（不报错的项目）删除，这种情况最常见是在PCB里面用焊盘做了飞线，或者手动修改了某些焊盘的网络属性（比如想用空脚做跳线，其网络为“No NET”）。2.添加元件，修改了封装或者流水号后用Update始终没办法反映到PCB文件上。这是PROTEL的另外一个BUG，实在不行，可以手动书写网络表，重新装载，当然，这仅仅是在PCB文件不复杂的时候，如果文件复杂，就在PCB里面直接添加元件，再双击其焊盘，修改网络属性，让其连接到正确的网络就可以了。综上，Update PCB并不是十分可靠，应该尽量避免使用，实在要使用的时候，应该先保存文件，再做修改，修改实在不行可以不存盘。<<6>>网络表对比在我们做好PCB后，可以用网络表检查功能核对我们生成的PCB网络和SCH上的网络是不是一样，方法如下：1.从PCB生成网络表：在PCB环境下，用design-netlist manager在弹出的窗口中选择menu菜单-export netlist from PCB，就可以得到从PCB生成的网络表。2.比较网络表，还是在上面的窗口下，menu菜单里面选择compare netlists，按照提示，装进两个要比较的网络表（比如从SCH生成的和从PCB生成的）就可以了。
㈢ verilog的网表是什么啊
网表：首先声明不是HDL语言里面的东西，而是综合工具里面的东西~~综合的概念就是你写的是verilog代码。但是他只是代码。其实不起到任何作用，只是做了这个模块的行为级的描述。但是电脑对verilog不能直接识别。所以要通过编译器和综合工具进行翻译。编译器检查你的语法错误，以及初步逻辑功能的检查。然后综合工具将对应的设计转化成“网表”。真正将你的HDL代码变为可用的电路过程如下： xilinx的步骤synphysize（综合） translate（注译），map（映射），和place and route（布局布线） altera的步骤为complie（编译）synphysize（综合） fitter（布线） 综合以后生成的就为网表文件。这个文件只是一个电路的雏形，这步完成以后你可以看到RTL（寄存器传输级）电路。也可以看到technology 电路。两者区别等你看到就很快明白。这两张图片是对网表的一种直观的显示。也就是综合器最后综合出了你的逻辑电路。放在网表文件中。 注意：到网表层时，你的HDL语言已经无用，这个时候需要用综合器生成的网表文件来做下面的步骤。也就是说，你的语言已经转化成电路了！！！下面步骤就是把电路移植到fpga上面了！！！！！ 转化成电路以后：下面的步骤是根据不同的FPGA来具体的细化这张网表。比如说工具可以具体的算出某个信号的延迟是多少。其中包括多少的走线延迟和多少的组合逻辑延迟。然后最后根据FPGA的内部结构决定把这个门放到哪里。这个就是place&route。 到此，你就生成了一个真正的逻辑电路了，然后么。。呼呼~~生成个下载文件，你的FPGA或者CPLD就可以跑起来了。
