Ⅰ FPGA 在某个工程里面，新建了一个verilog文件，想对这个verilog文件的模块单独仿真，怎么做
首先对这个verilog进行全编译。通过后建立波形文件，.vwf.然后点击simulator tool进行波形仿真即可。欢迎追问~
Ⅱ VHDL与Verilog在FPGA开发中的比较
硬件描述语言HDL（Hardware Describe Language） HDL概述 随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。 VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。 VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。 国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授verilog。从国内来看，VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。 从EDA技术的发展上看，已出现用于CPLD/FPGA设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继VHDL和Verilog之后，设计大规模CPLD/FPGA的又一种手段。选择VHDL还是verilog HDL？这是一个初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。 选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。 当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。学习HDL的几点重要提示1.了解HDL的可综合性问题：HDL有两种用途：系统仿真和硬件实现。 如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。 但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（程序的功能可以用硬件电路实现）。 不可综合的HDL语句在软件综合时将被忽略或者报错。 我们应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。” 2. 用硬件电路设计思想来编写HDL:学好HDL的关键是充分理解HDL语句和硬件电路的关系。 编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解， 而不能用纯软件的设计思路来编写硬件描述语言。 要做到这一点，需要我们多实践，多思考，多总结。3.语法掌握贵在精，不在多30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。HDL与原理图输入法的关系 HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。 HDL开发流程用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真）6.编程下载：确认仿真无误后，将文件下载到芯片中通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持VHDL/Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好，否则这么多出售专用HDL开发工具的公司就没有存在的理由了。
Ⅲ 初学者请教Verilog.不同的mole可以放在同一个.V文件里吗
1.分开放，这是verilog coding style的一种良好习惯，每个文件里面只包含一个独立的mole2.把所有这些文件放在同一个目录下，在top文件里实例化这些mole就可以调用了 3.top文件和新建一个mole一样的，不过模块里主要是定义连线和实例化子模块，你随便找本verilog的教程就有啦：）实例化是这样的，greycode是你的mole名字，G1是实例化名字（可任意），后面括号里的东东需要跟你定义的端口顺序一致。建议不要采用这种顺序绑定的形式，建议采用端口命名绑定方式你可以先找本基本的verilog语法书看看，上手很快的
Ⅳ 在FPGA程序中，将其中一个IP核模块删除后重新生成，然后再整个综合时出错，是什么原因需要修改哪些文件
把新生成的.V文件在Files里面再Add一下，对于IP核.qip文件也是要这么加一下的。原来的要删掉。如果名字神马的都一样，可以不用改
Ⅳ FPGA编程问题：有多个.v文件与mole，把他们加到一个工程里，怎样确定顶层文件
看谁是顶层mole呀，mole们都是并行的，只是在语言上看着是顺序的，一般都是状态机回，各个模答块要等到状态到来时才开始执行。他没有什么入口。说直白点，就是你新建一个test.v，在这个test.v里调用你加进来的那些.v文件就可以了。
Ⅵ verilog编写多个模组时,需要写在一个v文件里面吗
一般不写到一个文件里面，推荐的做法都是一个模块用一个文件。只有那些用脚本自动化生成的模块才会将多个mole放到一个文件去。
Ⅶ Fpga 74161序列发生器产生1110010的.vt和.v文件编写哪里有错！跪求修改！
你那个S0 S1 S2是哪来的，第二，线和寄存不要取相同的名字，要寄存器和线相连要用assign关键字，第三，initial里面的语句是无效的，不会编译到FPAG里面去的
Ⅷ .v文件是什么文件
.v就是Verilog语言编写的程序代码文件，就像c语言编程的.C文件一样。用Quartus当然可以打开，用Xilinx的ISE也可以，用FPGA开发软件都可以打开。
