❶ 你好！请问一下verilog顶层文件是什么意思啊
就是最大的，可以理解为目录，在里面调用所有子程序，一般的编程风格就是这样
❷ vhdl和verilog hdl的区别
Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。之所以VHDL比Verilog HDL早成为IEEE标准，这是因为VHDL是美国军方组织开发的，而Verilog HDL 则是从一个普通的民间公司的私有财产转化而来，基于Verilog HDL的优越性，才成为的IEEE标准，因而有更强的生命力 VHDL 其英文全名为VHSIC HARDWARE DESCRIPTION Language,而VHSIC则是Very High Speed Integerated CIRCUIT的缩写词，意为甚高速集成电路,故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。 Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的行为和结构、支持逻辑设计中层次与范围的描述、可借用高级语言的精巧结构来简化电路行为的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去)、便于文档管理、易于理解和设计重用。 但是Verilog HDL和VHDL又各有其自己的特点，由于Verilog HDL早在1983年就已推出，至今已有近二十年的应用历史，因而Verilog HDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富。与VHDL相比Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段实际操作，一般读者可在二至三个月内掌握这种设计技术。而掌握VHDL设计技术就比较困难。这是因为VHDL不很直观，需要有Ada编程基础，一般认为至少需要半年以上的专业培训，才能掌握VHDL的基本设计技术。目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。 用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为： 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真） 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。 4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内 5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中 通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持VHDL/Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好，否则这么多出售专用HDL开发工具的公司就没有存在的理由了
❸ verilog 设计文件和测试文件有哪些区别,请举例说明
Verilog设计文件与测试文件最明显的区别在于Verilog设计文件是可以被综合的，而测试文件是不能被综合的，例如：always @ #1000begin clk=~clk；end这是在测试文件中经常使用的一个语句，用于产生周期为2000的时钟信号，由于该语句中直接使用#来延时，所以不能被综合，但是在测试文件中这是最直接的产生延时的办法。
❹ verilog约束文件分析
你可以看一下ISE Constraints Guide里的LOC Syntax for FPGA Devices部分第一个是verilog文件里的location约束语法第二个是ucf文件里的location约束语法功能上没有区别 但不建议在verilog文件里使用约束
❺ 双击我电脑上的verilog文件，好像默认的用altium designer打开，怎么用原来建立文件的软件打开啊！
winXP&win7均可如下操作：在任何一个verilog文件上点击右键，然后选择“属性”命令，在“常规”选项卡中点击“更改”按钮，就可以打开更改“打开方式”对话框，从中选择“verilog”即可。
❻ verilog仿真的各种文件类型和用途是什么，明天早上考试，坐等答案啊啊啊啊啊！！！
*.v 文件，硬件代码及仿真激励文件*.sdf 文件，延时文件*.fsdb 文件，波形文件*.vcd 文件，老式波形文件*.f 文件，文件列表文件
❼ .v文件是什么文件
.v就是Verilog语言编写的程序代码文件，就像c语言编程的.C文件一样。用Quartus当然可以打开，用Xilinx的ISE也可以，用FPGA开发软件都可以打开。
❽ verilog源代码 用什么文件格式可以看 我想用ISE看但不知道怎么弄 求大神指点
用记事本就可以打开看，专业一点就用UltraEdit打开，看起来舒服一些。
❾ verilog设计文件和测试文件有哪些区别，请举例说明
设计文件是根据需要实现目标电路，测试文件通常是根据设计的目标电路的特性编写相应的激励，然后测试设计文件设计的电路对在给定激励信号下的输出是否满足预期要求。
