1. quartus 如何将多个verilog文件添加在一个工程里
project > add/remove files in project 点开对话框后 >浏览选择.v文件 >点击窗口右边的 add 或者add all就可以了。。。。
2. verilog仿真的各种文件类型和用途是什么，明天早上考试，坐等答案啊啊啊啊啊！！！
*.v 文件，硬件代码及仿真激励文件*.sdf 文件，延时文件*.fsdb 文件，波形文件*.vcd 文件，老式波形文件*.f 文件，文件列表文件
3. 如何修改verilog 同时打开的输出文件数
NC-Verilog也遇到过这个问题，现在搞定了In verilog-2001, there is a single $fopen for both multi-channel descriptors (MCD) and file descriptors (FD).Whether an FD or MCD is proced is indicated by the presence of a mode string added to $fopen in verilog-2001: file = $fopen("filename", "w"); // FD file = $fopen("filename"); // MCD简单的说： file = $fopen("filename", "w"); 能打开30个以上的文件 file = $fopen("filename"); 最多打开30个文件，但是这样打开的句柄可以做或运算，实现多文件同时输出： file_ab = file_a | file_b; $fdisplay(file_ab, ”stringxxx”); //同时输出到A、B两个文件
4. verilog怎样实现顶层文件调用其他模块
由于QuartusII中一个工程中只能有一个顶层文件，所以当在一个工程中同一级需要多个模块时，就需要模块之间的连接，主要方法是： 1.编辑输入各个模块的verilog文件并保存，然后Processing->Analyze Current File 2.变异没错误后，在左侧工程栏中
5. Verilog中有很多个mole，是应该放在同一个文件中，还是分开放
分开放，这是verilog coding style的一种良好习惯，每个文件里面只包含一个独立的mole把所有这些文件放在同一个目录下，在top文件里实例化这些mole就可以调用了 ———————————————————top文件和新建一个mole一样的，不过模块里主要是定义连线和实例化子模块，你随便找本verilog的教程就有啦：）实例化是这样的，greycode是你的mole名字，G1是实例化名字（可任意），后面括号里的东东需要跟你定义的端口顺序一致。建议不要采用这种顺序绑定的形式，建议采用端口命名绑定方式你可以先找本基本的verilog语法书看看，上手很快的 ————————————————————你greycode.v的mole名字是叫greycode吗另外，greycode.v是放在同一个目录下吗
6. verilog编写多个模组时,需要写在一个v文件里面吗
一般不写到一个文件里面，推荐的做法都是一个模块用一个文件。只有那些用脚本自动化生成的模块才会将多个mole放到一个文件去。
7. 多个verilog文件怎么共用一个变量
例如一个变量x，在mole define里面定义，你想在mole fx中调用，可以建立bdf文件，将各个.v文件形成元件，在define.v中将x设置为output，在fx.v里设置一个input x（也可以换个名字），将两个端口连接就好了。如果用模块调用的话挺麻烦的。宏定义我没用过，看看别人的吧。
8. verilog里的这些bit&mcs/doc/ise_project/rtl/sim/tb/ucf文件夹都是干什么的。
bit是FPGA烧录用的bit文件，mcs是将bit文件生成为烧写flash用的，doc是文档，ise project是工程路径，rtl是工程中的源文件，sim是仿真用的，tb中的是仿真测试文件，ucf是板卡的约束文件
9. 初学者请教Verilog.不同的mole可以放在同一个.V文件里吗
1.分开放，这是verilog coding style的一种良好习惯，每个文件里面只包含一个独立的mole2.把所有这些文件放在同一个目录下，在top文件里实例化这些mole就可以调用了 3.top文件和新建一个mole一样的，不过模块里主要是定义连线和实例化子模块，你随便找本verilog的教程就有啦：）实例化是这样的，greycode是你的mole名字，G1是实例化名字（可任意），后面括号里的东东需要跟你定义的端口顺序一致。建议不要采用这种顺序绑定的形式，建议采用端口命名绑定方式你可以先找本基本的verilog语法书看看，上手很快的
10. verilog 中顶层模块实例引用多个模块时端口怎么连接
1、首先，在项目上右键，点击New Source创建新的代码文件。
注意事项：
Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。
